||<-8><tablealign=center><bgcolor=#009385> 인텔 아톰 라인 마이크로아키텍처 ||
| 공정 | 서버 | 데스크탑 및 모바일 | 임베디드 | ||||
| 데이터 센터 | 마이크로 서버 | 데스크탑 | 랩톱 | 태블릿 및 스마트폰 | 산업용 | 가전용 | |
| <colbgcolor=#00a495> 45 nm | 본넬 (Bonnell) 기반 | ||||||
| 다이아몬드빌 (Diamondville) | 실버쏜 (Silverthorne) 다이아몬드빌 (Diamondville) | ||||||
| 파인뷰 (Pineview) | 린크로프트 (Lincroft) | 터널 크릭 (Tunnel Creek) 스텔라톤 (Stellarton) | 소다빌 (Sodaville) 그로브랜드 (Groveland) | ||||
| 32 nm | 솔트웰 (Saltwell) 기반 | ||||||
| 센터톤 (Centerton) 브라이어우드 (Briarwood) | 시더뷰 (Cedarview) | 펜웰 (Penwell) 클로버뷰 (Cloverview) | 베리빌 (Berryville) | ||||
| 22 nm | 실버몬트 (Silvermont) 기반 | ||||||
| 아보톤 (Avoton) 랭글리 (Rangeley) | 베이 트레일-D (Bay Trail-D) | 베이 트레일-M (Bay Trail-M) | 베이 트레일-T (Bay Trail-T) 무어필드 (Moorefield) 메리필드 (Merrifield) SoFIA | 베이 트레일-I (Bay Trail-I) | |||
| 14 nm | 에어몬트 (Airmont) 기반 | ||||||
| 브라스웰 (Braswell) | 체리 트레일 (Cherry Trail) SoFIA LTE | ||||||
| 골드몬트 (Goldmont) 기반 | |||||||
| 덴버튼 (Denverton) | 아폴로 레이크 (Apollo Lake) | 아폴로 레이크 (Apollo Lake) | |||||
| 골드몬트 플러스 (Goldmont Plus) 기반 | |||||||
| 제미니 레이크 (Gemini Lake) 제미니 레이크 리프레시 (Gemini Lake Refresh) | |||||||
| 10 nm | 트레몬트 (Tremont) 기반 | ||||||
| 스노우 릿지 (Snow Ridge) | 재스퍼 레이크 (Jasper Lake) 스카이호크 레이크(?) (Skyhawk Lake) | 레이크필드(Lakefield) | 엘크하트 레이크 (Elkhart Lake) | ||||
| Intel 7 | 그레이스몬트 (Gracemont) 기반 | ||||||
| 엘더 레이크-S (Alder Lake-S) | 엘더 레이크-P (Alder Lake-P) | 엘더 레이크-N (Alder Lake-N) 트윈 레이크 (Twin Lake) | |||||
| Intel 4/3 | 크레스트몬트 (Crestmont) 기반 | ||||||
| 시에라 포레스트 (Sierra Forest) | 메테오 레이크-H | ||||||
| TSMC N3B | 스카이몬트 (Skymont) 기반 | ||||||
| 애로우 레이크 (Arrow Lake) | 루나 레이크 (Lunar Lake) | ||||||
| Intel 18A | 다크몬트 (Darkmont) 기반 | ||||||
| 클리어워터 포레스트 (Clearwater Forest) | 팬서 레이크 (Panther Lake) | 와일드캣 레이크 (Wildcat Lake) | |||||
1. 개요
2016년 5월 정식 발표된 인텔 아톰 계보의 마이크로아키텍처.2. 상세
2.1. 변경점
- 코어 레벨 (에어몬트 대비)
- 프론트 엔드
- 분기 예측 개선
- 명령어 인출(fetch) 파이프라인과 디코더 사이의 분리(decoupling)
- 디코더가 2-way → 3-way로 증가
- 디코딩 가능한 최대 길이가 16바이트 → 20바이트로 증가
- 디코더 개선 (명령어당 생성되는 uOp 수 감소)
- 백 엔드
- 할당량이 2-way → 3-way로 확장
- 재정렬 버퍼(Reorder Buffer, ROB)가 48엔트리 → 72엔트리로 확장
- 실행 엔진
- 실행 포트가 총 5개 → 7개로 확장
- 정수 연산 포트가 2개 → 3개로 확장
- 부동소수점 명령어 사이의 비순차적 실행 가능
- 메모리 포트가 1개 → 2개로 확장, 비순차적 주소 생성
- 나눗셈 연산의 실행 속도 향상
- 메모리 서브 시스템
- 명령어 변환 색인 버퍼(Instruction Translation Lookaside Buffer, ITLB)
- 크기는 48 엔트리로 동일, Large page 지원
- 데이터 변환 색인 버퍼(Data Translation Lookaside Buffer, DTLB)
- 4K 페이지 테이블이 128 엔트리 → 512 엔트리로 확장
- 2M/4M 페이지 테이블이 16 엔트리 → 32 엔트리로 확장
- 물리 주소가 36-bit → 39-bit로 확장
- L2 Predecode 캐시 추가 (16K)
- 명령어 집합
- SHA1/SHA256 확장 명령어 지원
- RDSEED 지원
코어 아키텍처의 확장 및 개량으로 IPC가 크게 향상되었다.